邏輯合成與驗證
Logic Synthesis and Verification

學校臺灣大學
學年1121
代碼73521
學分3
上課時間
週二 - 09:10-10:00
週二 - 10:20-11:10
週二 - 11:20-12:10
上課地點電二104
教師江介宏
上課對象電機資訊學院 電機工程學研究所
修課人數0
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172.69.6.106