邏輯合成與驗證
Logic Synthesis and Verification

學校臺灣大學
學年1121
代碼73521
學分3
上課時間
週二 - 09:10-10:00
週二 - 10:20-11:10
週二 - 11:20-12:10
上課地點電二104
教師江介宏
上課對象重點科技研究學院與三校聯盟 積體電路設計與自動化博士學位學程
修課人數0
課程網站前往
172.70.126.201